Diodes loģikas elementi vai, un. Diodes vārti vai, un Logic 2
LOĢISKIE ELEMENTI
Galvenā informācija.
Iepriekš tika atzīmēts, ka loģiskajām funkcijām un to argumentiem ir log.0 un log.1 vērtība. Šajā gadījumā jāpatur prātā, ka ierīcēs log.0 un log.1 atbilst noteikta līmeņa (vai formas) spriegumam. Visbiežāk izmantotie divi veidi log.0 un log.1 fiziskai attēlošanai: potenciāls un impulss.
Ar potenciālu formu (2.1. att., a un 2.1., b) tiek izmantots divu līmeņu spriegums, lai attēlotu log.0 un log.1: augsts līmenis atbilst log.1 ( līmeņa žurnāls.1) un zemais līmenis atbilst log.0 ( līmeņa žurnāls.0). Šo loģisko lielumu vērtību attēlošanas veidu sauc par pozitīvo loģiku. Salīdzinoši reti tiek izmantota tā sauktā negatīvā loģika, kurā log.1 ir piešķirts zemsprieguma līmenis, bet log.0 ir augsts līmenis. Turpmāk, ja nav norādīts citādi, mēs izmantosim tikai pozitīvo loģiku.
Ar impulsa formu log.1 atbilst impulsa klātbūtnei, loģiskais 0 - impulsa neesamība (2.1. att., c).
Ņemiet vērā, ja ar potenciālu formu signālam atbilstošo informāciju (log.1 vai log.0) var noteikt gandrīz jebkurā laika momentā, tad ar impulsa formu sprieguma līmeņa un loģiskās vērtības vērtības atbilstība tiek noteikta noteiktos diskrētos laika punktos (tā sauktajos pulksteņa punktos), kas norādīti 2.1. attēlā, veselos skaitļos 0, 2 ...1, =
Loģisko elementu vispārīgie apzīmējumi.
Pamata UN, VAI, NAV loģiskie elementi uz diskrētiem komponentiem.
diodes elements VAI (montāža)
Loģiskajam elementam VAI, ko veic uz diodēm, ir divas vai vairākas ieejas un viena izeja. Elements var darboties gan ar potenciālu, gan impulsu loģisko vērtību attēlojumu.
Uz att. 2.2,a parādīta diodes elementa diagramma darbam ar pozitīvas polaritātes potenciāliem un impulsiem. Izmantojot negatīvo loģiku un negatīvos potenciālus vai negatīvas polaritātes impulsus, ir jāmaina diožu polaritāte, kā parādīts 2.2. attēlā, b.
Apsveriet ķēdes darbību attēlā. 2.2a. Ja impulss (vai augsts potenciāls) iedarbojas tikai uz vienu ieeju, tad ar šo ieeju savienotā diode atveras un impulss (vai augsts potenciāls) caur atvērto diodi tiek pārsūtīts uz rezistoru R. Šajā gadījumā uz rezistora R veidojas spriegums ar tādu polaritāti, pie kuras bloķēšanas sprieguma ietekmē atlikušo ieeju ķēdēs esošās diodes.
rīsi. 2.2.
Ja signāli, kas atbilst log.1, tiek saņemti vienlaicīgi vairākās ieejās, tad ar šo signālu stingru līmeņu vienādību atvērsies visas šīm ieejām pievienotās diodes.
Ja atvērtās diodes pretestība ir maza, salīdzinot ar rezistora R pretestību, izejas sprieguma līmenis būs tuvu ieejas signāla līmenim neatkarīgi no tā, cik ieejās vienlaikus ir log.1 signāls.
Ņemiet vērā, ka, ja ieejas signālu līmeņi atšķiras, atveras tikai tās ieejas diode, kuras signāla līmenim ir visaugstākā vērtība. Pāri rezistoram R tiek ģenerēts spriegums, kas ir tuvu lielākajam no spriegumiem, kas iedarbojas uz ieejām. Visas pārējās diodes ir aizvērtas, atvienojot avotus ar zemu signāla līmeni no izejas.
Tādējādi elementa izejā veidojas log.1 atbilstošs signāls, ja vismaz vienā no ieejām ir log.1. Tāpēc elements īsteno disjunkcijas darbību (OR operāciju).
Apsveriet faktorus, kas ietekmē izejas impulsa formu. Lai elementam ir n ieejas, un vienai no tām tiek piegādāts taisnstūra sprieguma impulss no avota ar izejas pretestību Rout. Ar šo ieeju pievienotā diode ir atvērta un tai ir zema pretestība. Tālvadības diodes ir aizvērtas, to p-n kapacitātes C d - pārejas caur ieejām pievienoto avotu izejas pretestībām izrādās savienotas paralēli elementa izejai. Kopā ar slodzi un uzstādīšanas kapacitāti C n veidojas kāda ekvivalenta kapacitāte C eq \u003d C d + (n-1) C d, kas savienota paralēli R (2.3. att., a).
Brīdī, kad ieejā tiek pievadīts impulss, kapacitātes C ek dēļ izejas spriegums nevar strauji palielināties; tas pieaug eksponenciāli ar laika konstanti
(jo R out< R), стремясь к значению U вх R/(R + R вых).
rīsi. 2.3.
Ieejas impulsa beigās spriegums uz uzlādētā kondensatora C eq nevar strauji samazināties; tas samazinās eksponenciāli ar laika konstanti (šobrīd visas diodes ir aizvērtas); jo izejas impulsa nogriešanas ilgums ir lielāks par tā priekšpuses ilgumu (2.3. att., b). Nākamā impulsa padeve elementa ieejai ir atļauta tikai pēc tam, kad atlikušais spriegums izejā no iepriekšējā impulsa darbības ir samazinājies līdz noteiktai nelielai vērtībai. Tāpēc lēna izejas sprieguma samazināšanās izraisa nepieciešamību palielināt pulksteņa intervālu, un tāpēc tas ir iemesls veiktspējas samazinājumam.
diodes elements UN (sakritības ķēde)
UN vārtiem ir viena izeja un divas vai vairākas ieejas. Diodes elements Un var strādāt ar informāciju, kas tiek pasniegta gan potenciālā, gan impulsa formā.
2.4. attēlā a parāda ķēdi, ko izmanto pozitīvajiem ieejas spriegumiem. Izmantojot negatīvo loģisko un negatīvo ieejas spriegumu vai negatīvas polaritātes impulsus, ir jāmaina barošanas avota sprieguma polaritāte un diožu polaritāte (2.4. att., b).
rīsi. 2.4.
Ļaujiet vienai no ķēdes ieejām 2.4. att., a, ir zemsprieguma līmenis, kas atbilst log.0 līmenim. Strāva tiks aizvērta ķēdē no avota E caur rezistoru R, atvērtu diodi un zema ieejas sprieguma avotu. Tā kā atvērtas diodes pretestība ir maza, zems potenciāls no ieejas caur atvērtu diodi tiks pārsūtīts uz izeju. Diodes, kas savienotas ar atlikušajām ieejām, kuras ietekmē augsts sprieguma līmenis, izrādās aizvērtas. Spriegumu, kas iedarbojas uz diodi, var noteikt, summējot spriegumus, apejot diodes ārējo ķēdi no tās anoda uz katodu. Izmantojot šādu apvedceļu, spriegums pāri diodei izrādās vienāds ar U d \u003d U out - U in. Tādējādi diožu anodiem pievadītais izejas spriegums tiem ir pozitīvs, tiecoties atvērt diodes; katodam pievienotais ieejas spriegums ir negatīvs, un tam ir tendence aizvērt diodi. Un ja tu esi ārā< u вх, то U д отрицательно и диод закрыт. Именно поэтому, когда на выходе элемента низкий потенциал (уровень лог.0), а на входе высокий потенциал (уровень лог.1), подключенный к этому входу диод оказывается закрытым.
Tātad, ja vismaz vienai no ieejām ir zema līmeņa spriegums (log.0), tad elementa izejā veidojas zema līmeņa spriegums (log.0).
Ļaujiet augsta līmeņa spriegumiem (log.1) iedarboties uz visām ieejām. Tie var nedaudz atšķirties pēc nozīmes. Tas atvērs diode, kas ir pievienota ieejai ar zemāku spriegumu. Šis spriegums caur diodi tiks pārsūtīts uz izeju. Atlikušās diodes būs praktiski slēgtas. Izeja tiks iestatīta uz augsta līmeņa spriegumu (log.1).
Tāpēc elementa izejā log.1 līmeņa spriegums tiek iestatīts tad un tikai tad, ja visās ieejās tiek pielikts log.1 līmeņa spriegums. Tādējādi mēs pārliecināmies, ka elements veic loģisku UN darbību.
Apsveriet izejas impulsa formu (2.5. Attēls).
Pieņemsim, ka izejai ir pievienots kāds līdzvērtīgs kapacitatīvs elements C eq, kura kapacitātē ietilpst slodzes, montāžas un slēgto diožu kapacitātes. Šobrīd visām ieejām vienlaicīgi tiek pielietots sprieguma impulss, spriegums pie C eq (elementa izejā) nevar strauji palielināties. Visas diodes sākotnēji ir slēgti ieejas spriegumi, kas diodēm ir negatīvi. Tāpēc ievades avoti tiks atvienoti no C eq. Kondensators C eq tiek uzlādēts no avota E caur rezistoru R. Spriegums pāri kondensatoram (un līdz ar to arī elementa izejā) pieaug eksponenciāli ar laika konstanti (2.5. att., b). Brīdī, kad u out pārsniegs ieejas spriegumu minimumu, atvērsies atbilstošā diode un u in augšana apstāsies. Strāva no avota E, kas iepriekš bija slēgta caur C eq, pārslēdzas uz atvērtu diodes ķēdi.
rīsi. 2.5.
Ieejas impulsu beigās visas diodes atveras ar pozitīvu spriegumu, lai tās izietu. Ir salīdzinoši ātra izlāde C eq caur atvērtām diodēm un zemām ieejas signāla avotu izejas pretestībām. Izejas spriegums samazinās eksponenciāli ar nelielu laika konstanti.
Salīdzinot diodes elementu VAI un AND izejas impulsu formas, redzams, ka VAI elementā impulsa nogrieznis ir vairāk pagarināts, elementā AND - tā priekšpuse.
tranzistora elements NAV (invertors)
rīsi. 2.6.
Operāciju NOT var īstenot ar galveno elementu, kas parādīts attēlā. 2.6a. Ņemiet vērā, ka šis elements veic darbību NOT tikai Būla vērtību attēlošanas potenciālajā formā. Kad ieejas signāls ir zems, kas atbilst log.0, tranzistors tiek aizvērts, tā izejā tiek iestatīts augsta līmeņa spriegums E (log1). Un otrādi, pie augsta ieejas sprieguma līmeņa (log.1 līmenis) tranzistors ir piesātināts, tā izejā tiek iestatīts spriegums tuvu nullei (log.0 līmenis). Ieejas un izejas spriegumu grafiki ir parādīti attēlā. 2.6b.
Pamata UN-NOT integrālie loģiskie elementi un to parametri.
Integrālie loģikas elementi tiek izmantoti loģisko vērtību potenciālajā reprezentācijas formā.
DTL tipa integrētā elementa AND-NOT shēma ir parādīta att. 2.7. Elementu var sadalīt divās secīgās funkcionālās daļās. Ievades vērtības tiek attiecinātas uz daļu, kas ir diode UN vārti. Otrā elementa daļa, kas izgatavota uz tranzistora, ir invertors (veic darbību NOT). Tādējādi elementā secīgi tiek veiktas loģiskās UN un NOT darbības, un tāpēc kopumā tas realizē loģisko UN-NOT darbību.
Ja uz visām elementa ieejām iedarbojas augsta līmeņa spriegums (log.1), tad ķēdes pirmās daļas izejā (punktā A) veidojas augsta līmeņa spriegums. Šis spriegums caur diodēm VD tiek pārraidīts uz tranzistora ieeju, kas atrodas piesātinājuma režīmā, elementa izejā, spriegums ir zems (log.0).
rīsi. 2.7.
Ja vismaz viena no ieejām būs ar zema līmeņa spriegumu (log.0), tad punktā A veidojas zema līmeņa spriegums (tuvs nullei), tranzistors tiek aizvērts un elementa izejā tiek ģenerēts augsta līmeņa spriegums (log.1). Diodes elementa UN darbība integrētajā versijā atšķiras no tā paša elementa darbības, kas tika apspriesta iepriekš uz diskrētiem komponentiem ar to, ka, log.1 vienlaicīgi pieliekot visām ieejām, visas diodes izrādās aizvērtas. Sakarā ar to strāvas patēriņš no avota, kas nodrošina ieejas sprieguma log.1, tiek samazināts līdz ļoti mazai vērtībai.
Ļaujiet mums sīkāk apsvērt elementa invertora daļas darbību. Pirmkārt, mēs atzīmējam dažas integrālās shēmas tranzistoru iezīmes. Mikroshēmās tiek izmantoti n-p-n tipa silīcija tranzistori (šajā gadījumā kolektora barošanas spriegumam ir pozitīva polaritāte un tranzistors atveras ar pozitīvu spriegumu starp bāzi un emitētāju). Uz att. 2.8. attēlā parādīta tipiska kolektora strāva pret spriegumu starp bāzi un emitētāju aktīvajā režīmā. Šī raksturlieluma īpatnība ir tāda, ka tranzistors praktiski sāk atvērties pie salīdzinoši augstām bāzes sprieguma vērtībām (parasti pārsniedzot 0,6 V). Šī funkcija ļauj iztikt bez bāzes nobīdes avotiem, jo pat ar pozitīviem bāzes spriegumiem desmitdaļās voltu tranzistors izrādās praktiski aizvērts. Visbeidzot, vēl viena mikroshēmas tranzistora iezīme ir tāda, ka spriegums starp kolektoru un emitētāju piesātinājuma režīmā ir salīdzinoši augsts (var būt 0,4 V un lielāks).
rīsi. 2.8.
Ļaujiet signāliem uz loģiskā elementa ieejām tikt padotiem no līdzīgu elementu izejām. Ņemsim log.1 spriegumu, kas vienāds ar 2,6 V, log.0 spriegumu, kas vienāds ar 0,6 V, spriegumus uz atvērtajām diodēm un piesātinātā tranzistora bāzes emitētāja spriegumu, kas vienāds ar 0,8 V.
Kad visām ieejām tiek pielikts spriegums 2,6 V (log.1 līmenis) (sk. 2.7. att.), diodes pie ieejām ir aizvērtas, strāva no avota E 1 caur rezistoru R 1, diodes VD pāriet tranzistora pamatnē, iestatot tranzistoru piesātinājuma režīmā. Elementa izejā veidojas zema līmeņa spriegums 0,6 V (log.0 līmenis). Spriegums U A ir vienāds ar diožu VD spriegumu un U BE sprieguma summu: 3 0,8 \u003d 2,4 V. Tādējādi ieejas diodes ir zem 0,2 V apgrieztā sprieguma.
Ja vismaz viena no ieejām tiek piegādāta ar zema līmeņa spriegumu 0,6 V (log.0 līmenis), tad strāva no avota E 1 tiek slēgta caur rezistoru R 1, atvērtu ievades diodi un ieejas signāla avotu. Šajā gadījumā U A \u003d 0,8 + 0,6 \u003d 1,4 V. Pie šī sprieguma tranzistors izrādās aizvērts VD diožu nodrošinātās novirzes dēļ (šīs diodes sauc nobīdes diodes). Strāva no avota E 1, plūstot caur rezistoru R 1, diodēm VD un rezistoru R 2, uz nobīdes diodēm rada sprieguma kritumu tuvu U A. Spriegums U BE ir pozitīvs, bet daudz mazāks par 0,6 V, un tranzistors ir aizvērts.
Elements UN-NOT diodes-tranzistora loģika (DTL)
2.9. attēlā redzamā elementa galvenā ķēde, kā arī iepriekš aplūkotā DTL elementa ķēde sastāv no divām virknē savienotām funkcionālām daļām: ķēdes, kas veic darbību UN, un invertora ķēdes. TTL elementa UN shēmas konstrukcijas īpatnība ir tā, ka tajā tiek izmantots viens vairāku emiteru tranzistors MT, kas aizstāj DTL ķēdes ieejas diožu grupu. MT emitētāja savienojumi darbojas kā ieejas diodes, un kolektora savienojums spēlē noslieces diodes lomu elementu ķēdes invertējošās daļas tranzistora bāzes ķēdē.
Aplūkojot MT darbības principu, to var attēlot kā sastāvošu no atsevišķiem tranzistoriem ar kombinētām bāzēm un kolektoriem, kā parādīts 2.9. att., b.
rīsi. 2.9
Ļaujiet sprieguma līmenim log.1 (3.2 V) attiecināt uz visām elementa ieejām. Iespējamais potenciālu sadalījums atsevišķos ķēdes punktos parādīts 2.10. att., a. MT emitenta pārejas izrādās reversās nobīdes (emitera potenciāli ir lielāki par bāzes potenciāliem), MT kolektora krustojums, gluži pretēji, ir nobīdīts uz priekšu (kolektora potenciāls ir zemāks par bāzes potenciālu). Tādējādi MT var attēlot ar tranzistori, kas darbojas aktīvajā režīmā ar apgrieztu savienojumu (šādā ieslēgumā emitētājs un kolektors maina lomas). Vairāku emiteru tranzistors ir konstruēts tā, ka tā pastiprinājums apgrieztā komutācijā ir daudz mazāks par vienotību. Tāpēc emitētāji ņem nelielu strāvu no ieejas signāla avotiem (atšķirībā no DTL elementiem, kur šī strāva caur slēgtām ieejas diodēm ir praktiski nulle). Bāzes strāva MT ieplūst caur kolektora savienojumu tranzistora VT pamatnē, saglabājot pēdējo piesātinājuma režīmā. Izeja ir iestatīta uz zema līmeņa spriegumu (log.0).
rīsi. 2.10.
Apsveriet citu ķēdes stāvokli. Lai vismaz vienai no ieejām būtu sprieguma līmeņa log.0. Iegūtais potenciālu sadalījums parādīts 2.10. att., b. MT bāzes potenciāls ir lielāks nekā emitētāja un kolektora potenciāls. Tāpēc gan emitenta, gan kolektora savienojumi ir novirzīti uz priekšu, un MT ir piesātinājuma režīmā. Visa bāzes strāva MT tiek aizvērta caur emitera savienojumiem. Spriegums starp emitētāju un kolektoru ir tuvu nullei, un zemsprieguma līmenis, kas iedarbojas uz emitētāju, tiek pārraidīts caur MT uz tranzistora VT pamatni. Tranzistors VT ir aizvērts, izeja ir augsta sprieguma līmenis (log.1 līmenis). Šajā gadījumā gandrīz visa MT bāzes strāva tiek aizvērta caur MT uz priekšu novirzīto emitera savienojumu.
Integrālo loģikas elementu pamatparametri
Apsveriet galvenos parametrus un veidus, kā tos uzlabot.
Ievades apvienošanas koeficients definē elementu ievades skaitu Būla mainīgo nodrošināšanai. Elementam ar lielu ievades apvienošanas koeficientu ir loģiskākas iespējas.
kravnesība (vai izejas ventilators) nosaka līdzīgu elementu ieeju skaitu, kuras var pieslēgt šī elementa izejai. Jo lielāka elementu kravnesība, jo mazāks elementu skaits var būt nepieciešams, veidojot digitālo ierīci.
Lai palielinātu kravnesību DTL un TTL, tiek izmantota sarežģīta invertējošās daļas shēma. Elementu diagramma ar vienu no kompleksa invertora opcijām ir parādīta 2.11.
rīsi. 2.11
Attēlā 2.11a ir parādīts iespējotais elementu režīms. Ja visās ieejās tiek pielikts log.1 līmeņa spriegums, visa caur rezistoru R1 plūstošā strāva tiek piegādāta tranzistora VT2 pamatnei. Atveras tranzistors VT2 un pāriet piesātinājuma režīmā. Tranzistora VT2 emitētāja strāva ieplūst tranzistora VT5 pamatnē, turot šo tranzistoru atvērtu. Tranzistori VT3 un VT4 ir aizvērti, jo katra emitera krustojumā darbojas 0,3 V spriegums, kas ir nepietiekams, lai atvērtu tranzistorus.
Uz att. 2.11b parāda izslēgtā elementa režīmu. Ja vismaz vienai no ieejām ir log.0 līmeņa spriegums, tad rezistora R1 strāva tiek pilnībā pārslēgta uz ieejas ķēdi. Tranzistori VT2 un VT5 ir slēgti, izejas sprieguma līmenis ir log.1. Tranzistori VT3, VT4 darbojas divos virknē pieslēgtos emitenta sekotājus, kuru ieeja tiek piegādāta ar strāvu caur rezistoru R2, un tranzistora VT4 emitētāja strāva baro slodzi.
Elementa izslēgtā stāvoklī ar vienkāršu invertoru strāva tiek piegādāta slodzei no barošanas avota caur kolektora rezistoru Rk ar lielu pretestību (sk. 2.11. att., b). Šis rezistors ierobežo strāvas maksimālo vērtību slodzē (palielinoties slodzes strāvai, palielinās sprieguma kritums uz Rk, izejas spriegums samazinās). Elementā ar sarežģītu invertoru VT4 tranzistora emitētāja strāva, kas darbojas emitera sekotāja ķēdē, tiek piegādāta slodzei. Tā kā emitētāja sekotāja izejas pretestība ir maza, izejas spriegums ir vājāks par slodzes strāvas skaudību, un ir pieļaujamas lielas slodzes strāvas vērtības.
Performanceloģiskie elementi ir viens no svarīgākajiem loģisko elementu parametriem, to novērtē pēc signāla izplatīšanās aizkaves no elementa ieejas līdz izejai.
Attēlā 2.12 parādīta loģiskā elementa (invertora) ieejas un izejas signālu forma: t 1,0 3 - aiztures laiks elementa izejas pārslēgšanai no stāvokļa 1 uz stāvokli 0; t 0,1 3 - pārslēgšanās aizkave no stāvokļa 0 uz stāvokli 1. Kā redzams attēlā, aizkaves laiks tiek mērīts vidējā līmenī starp log.0 un log.1 līmeņiem. Vidējā signāla izplatīšanās aizture t s cf = 0,5 (t 0,1 3 + t 1,0 3).Šo parametru izmanto, lai aprēķinātu signāla izplatīšanās aizkavi sarežģītās loģiskās shēmās.
rīsi. 2.12
Apskatīsim loģiskā elementa darbību ietekmējošos faktorus un veiktspējas uzlabošanas metodes.
Lai palielinātu tranzistoru pārslēgšanas ātrumu elementā, nepieciešams izmantot augstākas frekvences tranzistorus un komutācijas tranzistorus, lai bāzes ķēdē radītu lielas vadības strāvas; ievērojams aizkaves laika samazinājums tiek panākts, izmantojot piesātinātu tranzitoru darbības režīmu (šajā gadījumā tiek izslēgts laiks, kas nepieciešams mazāko nesēju absorbcijai bāzē, kad tranzistori ir izslēgti).
rīsi. 2.13
Šo procesu var paātrināt, izmantojot šādas metodes:
· R samazināšanās (un līdz ar to arī laika konstantes samazināšanās); tomēr tajā pašā laikā palielinās no strāvas avota patērētā strāva un jauda;
· nelielu sprieguma kritumu izmantošana elementā;
· emitera sekotāja izmantošana elementa izejā, kas samazina slodzes kapacitātes ietekmi.
Tālāk, aprakstot emitētāja-savienotās loģikas loģiskos elementus, ir parādīta šo metožu izmantošana elementu ātruma palielināšanai.
rīsi. 2.13
Trokšņa imunitāte nosaka pēc maksimālās traucējumu vērtības, kas neizraisa elementa traucējumus.
Lai kvantitatīvi noteiktu trokšņa imunitāti, mēs izmantojam tā saukto pārneses īpašība loģiskais elements (invertors). 2.14. attēlā parādīta šī raksturlieluma tipiska forma.
rīsi. 2.14
Pārvades raksturlielums ir izejas sprieguma atkarība no ieejas. Lai to iegūtu, ir nepieciešams savienot visas loģiskā elementa ieejas un, mainot spriegumu izejā, atzīmējiet atbilstošās sprieguma vērtības izejā.
Palielinoties ieejas spriegumam no nulles līdz sliekšņa līmenim log.0 U 0 p izejas spriegums samazinās no līmeņa log.1 U 1 min . Turpmāka ievades palielināšana izraisa strauju izlaides samazināšanos. Pie lielām ieejas sprieguma vērtībām, kas pārsniedz sliekšņa līmeni log.1 U 0 max . Tādējādi elementa normālas darbības laikā statiskā (stacionārā) režīmā ieejas spriegumi U 0 p< u вх
Pieļaujami ir tādi traucējumi, kas, uzlikti ieejas spriegumam, nenovedīs to nepieņemamo vērtību apgabalā U 0 p< u вх
Ar emitētāju savienoti loģikas vārti
Attēlā parādīta tipiska integrēta ar emitētāju savienotas loģikas elementa diagramma. 2.15.
rīsi. 2.15.
Tranzistori VT 0, VT 1, VT 2, VT 3 darbojas strāvas slēdža ķēdē, tranzistori VT 4, VT 5 - izejas emitenta sekotājos. Diagramma parāda potenciālu vērtības dažādos punktos, kad ieejai tiek pielikts log.1 līmeņa spriegums; vienu un to pašu punktu potenciālu vērtības ir liktas iekavās gadījumam, kad uz visām elementa ieejām tiek pielietoti log.0 līmeņa spriegumi. Šo potenciālu vērtības atbilst šādiem līmeņiem:
· barošanas spriegums E līdz = 5 V;
· līmenis log.1 U 1 = 4,3 V;
· līmenis log.1 U 0 = 3,5 V;
· spriegums starp atvērta tranzistora U bāzi un emitētāju ir \u003d 0,7 V.
Aplūkosim ESL integrālā loģiskā elementa darbības principu (skat. 2.15. att.).
Pieliek spriegumu U 1 = 4,3 V uz Vx 1. Tranzistors VT 1 ir atvērts; šī tranzistora emitētāja strāva rada sprieguma kritumu uz rezistora R U a = U 1 -U be = 4,3 - 0,7 = 3,6 V; kolektora strāva rada spriegumu U Rk1 = 0,8 V uz rezistora R k1; spriegums tranzistora kolektorā U b \u003d E k - U Rk1 \u003d 5 - 0,8 \u003d 4,2 V.
Spriegums starp tranzistora VT 0 U bāzi un emitētāju ir VT0 \u003d U - U a \u003d 3,9 - 3,6 \u003d 0,3 V; ar šo spriegumu nepietiek, lai atvērtu tranzistoru VT 0. Tādējādi jebkura tranzistora VT 1, VT 2, VT 3 atvērtais stāvoklis noved pie tranzistora VT 0 slēgtā stāvokļa. Strāva caur rezistoru R k2 ir ļoti maza (plūst tikai tranzistora VT 5 bāzes strāva) un spriegums uz kolektora VT 0.
Apsveriet citu loģiskā elementa stāvokli. Ļaujiet pie visām ieejām darboties spriegumam log.0 U 0 \u003d 3,5 V. Šajā gadījumā tranzistors VT 0 izrādās atvērts (no visiem tranzistoriem, kuru emitteri ir apvienoti, tas, uz kura pamata atveras augstāks spriegums); U a = U - U be \u003d 3,9 - 0,7 \u003d 3,2 V; spriegums starp tranzistoru VT 1, VT 2, VT 3 bāzi un emitētāju ir vienāds ar U ir VT1 ... VT0 \u003d U 0 - U a \u003d 3,5 - 0,7 \u003d 0,3 V, un šie tranzistori ir aizvērti; U b = 5 V; U in = 4,2 V.
Spriegumi no punktiem b un c tiek pārraidīti uz elementa izejām caur emitera atkārtotājiem; šajā gadījumā sprieguma līmenis samazinās par vērtību U be \u003d 0,7 V. Pievērsīsim uzmanību svarīgajam apstāklim, ka spriegumi izejās ir vienādi ar U 1 (4,3 V) vai U 0 (3,5 V).
Noskaidrosim, kāda loģiskā funkcija veidojas elementa izejās.
Punktā in un Out 2 veidojas zema līmeņa spriegums, kad tranzistors VT 0 ir atvērts, t.i. gadījumā, ja x 1 \u003d 0, x 2 \u003d 0, x 3 \u003d 0. Jebkurai citai ieejas mainīgo vērtību kombinācijai tranzistors VT 0 tiek aizvērts un 2. izejā tiek ģenerēts augsta līmeņa spriegums. No tā izriet, ka uz izejas 2 veidojas mainīgo x 1 Vx 1 Vx 1 disjunkcija. Pie Out 1 tiek izveidota funkcija OR-NOT.
Tāpēc loģiskais elements veic OR-NOT un VAI darbības.
ESL mikroshēmās punkts d ir kopīgs, un punkts d ir savienots ar strāvas avotu ar spriegumu -5 V. Šajā gadījumā visu ķēdes punktu potenciāli tiek samazināti līdz 5 V.
Aplūkojamais loģiskais elements pieder ātrāko elementu klasei (īss signāla izplatīšanās aizkaves laiks) tiek nodrošināts ar šādiem faktoriem: atvērtie tranzistori atrodas aktīvā režīmā (nav piesātinājuma režīmā); emitenta sekotāju izmantošana pie izejām paātrina izejām pievienoto kapacitātes uzlādes procesu; tranzistori ir savienoti saskaņā ar komutācijas ķēdi ar kopīgu bāzi, kas uzlabo tranzistoru frekvences īpašības un paātrina to pārslēgšanas procesu; tiek izvēlēta neliela loģisko līmeņu atšķirība U 1 -U 0 = 0,8 V (tomēr tas rada elementa relatīvi zemu trokšņu noturību).
Loģiskie elementi uz MIS tranzistoriem
rīsi. 2.16
Uz att. 2.16. parādīta loģiskā elementa diagramma ar inducētu n tipa kanālu (tā sauktā n MIS tehnoloģija). Galvenie tranzistori VT 1 un VT 2 ir savienoti virknē, tranzistors VT 3 darbojas kā slodze. Gadījumā, ja augsts spriegums U 1 iedarbojas uz abām elementa ieejām (x 1 \u003d 1, x 2 \u003d 1), abi tranzistori VT 1 un VT 2 izrādās atvērti un izejā tiek iestatīts zemspriegums U 0. Visos citos gadījumos vismaz viens no tranzistoriem VT 1 vai VT 2 ir aizvērts un izejā ir iestatīts spriegums U 1. Tādējādi elements veic loģisku NAND funkciju.
rīsi. 2.17
Uz att. 2.17 parāda VAI-NOT elementa diagrammu. Pie tā izejas tiek iestatīts zemspriegums U 0, ja vismaz vienā no ieejām ir augsts spriegums U 1, kas atver vienu no galvenajiem tranzistoriem VT 1 un VT 2.
rīsi. 2.18
Attēlā parādīts. 2.18 ķēde ir CMOS tehnoloģijas elementa OR-NOT ķēde. Tajā galvenie ir tranzistori VT 1 un VT 2, tranzistori VT 3 un VT 4 ir slodzes. Lai augstais spriegums ir U 1 . Šajā gadījumā tranzistors VT 2 ir atvērts, tranzistors VT 4 ir aizvērts, un neatkarīgi no sprieguma līmeņa pie otras ieejas un atlikušo tranzistoru stāvokļa izejā ir iestatīts zemspriegums U 0. Elements īsteno loģisku OR-NOT operāciju.
CMTD ķēdei raksturīgs ļoti zems strāvas patēriņš (un līdz ar to arī jauda) no strāvas avotiem.
Integrālās injekcijas loģikas loģiskie elementi
rīsi. 2.19
Uz att. 2.19 parāda integrālās injekcijas loģikas loģiskā elementa topoloģiju (I 2 L). Lai izveidotu šādu struktūru, nepieciešamas divas difūzijas fāzes silīcijā ar n-veida vadītspēju: pirmās fāzes laikā veidojas apgabali p 1 un p 2, otrā fāze - apgabali n 2 .
Elementam ir struktūra p 1 -n 1 -p 2 -n 1 . Ir ērti uzskatīt šādu četrslāņu struktūru, attēlojot to kā divu parasto trīsslāņu tranzistoru struktūru savienojumu:
lpp 1 - n 1 - lpp 2 n 1 - lpp 2 - n 1
Šādam attēlojumam atbilstošā shēma parādīta 2.20. att., a. Apsveriet elementa darbību saskaņā ar šo shēmu.
rīsi. 2.20
Tranzistors VT 2 ar n 1 -p 2 -n 1 tipa struktūru pilda invertora funkcijas ar vairākām izejām (katrs kolektors veido atsevišķu elementa izeju atbilstoši atvērtā kolektora ķēdei).
Tranzistors VT 2, saukts inžektors, ir tāda struktūra kā p 1 -n 1 -p 2 . Tā kā laukums n 1 šiem tranzistoriem ir kopīgs, tranzistora VT 2 emitētājs jāpievieno tranzistora VT 1 pamatnei; kopējās zonas p 2 klātbūtne noved pie nepieciešamības savienot tranzistora VT 2 pamatni ar tranzistora VT 1 kolektoru. Tādā veidā veidojas tranzistoru VT 1 un VT 2 savienojums, kas parādīts 2.20. att., a.
Tā kā uz tranzistora VT 1 emitētāju iedarbojas pozitīvs potenciāls un bāze ir pie nulles potenciāla, emitera pāreja ir novirzīta uz priekšu un tranzistors ir atvērts.
Šī tranzistora kolektora strāva var aizvērt vai nu caur tranzistoru VT 3 (iepriekšējā elementa invertoru), vai caur tranzistora VT 2 emitera savienojumu.
Ja iepriekšējais loģiskais elements ir atvērtā stāvoklī (atvērts tranzistors VT 3), tad šī elementa ieejā zemsprieguma līmenis, kas, darbojoties uz VT 2 bāzes, šo tranzistoru uztur slēgtā stāvoklī. Inžektora VT 1 strāva aizveras caur tranzistoru VT 3. Kad iepriekšējais loģiskais elements ir aizvērts (tranzistors VT 3 ir aizvērts), inžektora VT 1 kolektora strāva ieplūst tranzistora VT 2 pamatnē, un šis tranzistors tiek iestatīts atvērtā stāvoklī.
Tādējādi, kad VT 3 ir aizvērts, tranzistors VT 2 ir atvērts un, gluži pretēji, kad VT 3 ir atvērts, tranzistors VT 2 ir aizvērts. Elementa atvērtais stāvoklis atbilst stāvokļa žurnālam.0, slēgtais stāvoklis atbilst stāvokļa žurnālam.1.
Inžektors ir pastāvīgas strāvas avots (kas var būt kopīgs elementu grupai). Bieži izmantojiet elementa nosacīto grafisko apzīmējumu, kas parādīts attēlā. 2.21b.
Uz att. 2.21.a parāda ķēdi, kas īsteno VAI-NOT operāciju. Elementu kolektoru savienojums atbilst darbībai t.s montāža UN. Patiešām, pietiek ar to, ka vismaz viens no elementiem atrodas atvērtā stāvoklī (log.0 stāvoklī), tad caur atvērto invertoru tiks aizvērta nākamā elementa inžektora strāva un elementu kombinētajā izejā tiks iestatīts zems log.0 līmenis. Tāpēc šajā izvadā tiek veidota vērtība, kas atbilst loģiskajai izteiksmei x 1 x 2. Pielietojot tam de Morgana transformāciju, tiek iegūta izteiksme x 1 x 2 = . Tāpēc šis elementu savienojums patiešām realizē operāciju VAI-NOT.
rīsi. 2.21
Loģiskiem elementiem UN 2 L ir šādas priekšrocības:
· nodrošināt augstu integrācijas pakāpi; I 2 L ķēžu ražošanā tiek izmantoti tie paši tehnoloģiskie procesi, kas integrālo shēmu ražošanā uz bipolāriem tranzistoriem, taču tehnoloģisko operāciju un nepieciešamo fotomasku skaits ir mazāks;
· tiek izmantots zemspriegums (apmēram 1V);
· nodrošināt iespēju apmainīt jaudu pret ātrumu plašā diapazonā (varat mainīt enerģijas patēriņu par vairākām kārtām, kas attiecīgi novedīs pie ātruma izmaiņām);
· labi saskan ar TTL elementiem.
Uz att. 2.21b parāda pārejas shēmu no elementiem UN 2 L uz TTL elementu.
Digitālajā shēmā digitālais signāls ir signāls, kas var iegūt divas vērtības, ko uzskata par loģisku "1" un loģisku "0".
Loģiskās shēmas tiek realizētas uz loģiskajiem elementiem: "NOT", "AND", "OR", "AND-NOT", "OR-NOT", "XOR" un "Equivalence". Pirmie trīs loģiskie elementi ļauj īstenot jebkuru patvaļīgi sarežģītu loģisko funkciju Būla bāzē. Mēs atrisināsim problēmas loģiskajām shēmām, kas realizētas Būla bāzē.
Loģisko elementu apzīmēšanai tiek izmantoti vairāki standarti. Visizplatītākās ir amerikāņu (ANSI), Eiropas (DIN), starptautiskās (IEC) un Krievijas (GOST). Zemāk esošajā attēlā ir parādīti loģisko elementu apzīmējumi šajos standartos (lai palielinātu, varat noklikšķināt uz attēla ar peles kreiso pogu).
Šajā nodarbībā mēs atrisināsim loģisko shēmu problēmas, kurās loģiskie elementi ir norādīti GOST standartā.
Loģisko ķēžu uzdevumi ir divu veidu: loģisko ķēžu sintezēšanas problēma un loģisko ķēžu analīzes problēma. Sāksim ar otrā veida problēmu, jo šādā secībā ir iespējams ātri iemācīties lasīt loģiskās diagrammas.
Visbiežāk saistībā ar loģisko shēmu uzbūvi tiek apskatītas loģikas algebras funkcijas:
- trīs mainīgie (jāskata analīzes uzdevumos un vienā sintēzes uzdevumā);
- četri mainīgie (sintēzes problēmās, tas ir, pēdējās divās rindkopās).
Apsveriet loģisko shēmu uzbūvi (sintēzi).
- Būla bāzē "UN", "OR", "NOT" (priekšpēdējā rindkopā);
- arī izplatītajās bāzēs "UN-NOT" un "OR-NOT" (pēdējā rindkopā).
Loģisko ķēžu analīzes uzdevums
Analīzes uzdevums ir noteikt funkciju f ko īsteno noteiktā loģiskā ķēde. Risinot šādu problēmu, ir ērti ievērot šādu darbību secību.
- Loģiskā shēma ir sadalīta līmeņos. Līmeņiem tiek piešķirti secīgi numuri.
- Katra loģiskā elementa izejas ir norādītas ar vajadzīgās funkcijas nosaukumu, kas nodrošināts ar ciparu indeksu, kur pirmais cipars ir līmeņa numurs, bet pārējie cipari ir elementa kārtas numurs līmenī.
- Katram elementam tiek uzrakstīta analītiskā izteiksme, kas saista tā izvades funkciju ar ievades mainīgajiem. Izteiksmi definē loģiskā funkcija, ko realizē dotais loģiskais elements.
- Dažu izvades funkciju aizstāšana ar citām tiek veikta, līdz tiek iegūta Būla funkcija, kas izteikta ar ievades mainīgajiem.
1. piemērs
Risinājums. Mēs sadalām loģisko ķēdi līmeņos, kas jau ir parādīts attēlā. Pierakstīsim visas funkcijas, sākot no 1. līmeņa:
x, y, z :
| x | y | z | f | ||||
| 1 | 1 | 1 | 0 | 1 | 1 | 1 | 1 |
| 1 | 1 | 0 | 0 | 0 | 0 | 1 | 0 |
| 1 | 0 | 1 | 0 | 0 | 0 | 1 | 0 |
| 1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 |
| 0 | 1 | 1 | 0 | 0 | 0 | 1 | 0 |
| 0 | 1 | 0 | 0 | 0 | 0 | 1 | 0 |
| 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 |
| 0 | 0 | 0 | 1 | 0 | 1 | 0 | 0 |
2. piemērs Atrodiet loģiskās shēmas Būla funkciju un izveidojiet loģiskās shēmas patiesības tabulu.
3. piemērs Atrodiet loģiskās shēmas Būla funkciju un izveidojiet loģiskās shēmas patiesības tabulu.
Mēs turpinām kopā meklēt loģiskās shēmas Būla funkciju
4. piemērs Atrodiet loģiskās shēmas Būla funkciju un izveidojiet loģiskās shēmas patiesības tabulu.
Risinājums. Mēs sadalām loģisko ķēdi līmeņos. Pierakstīsim visas funkcijas, sākot no 1. līmeņa:
Tagad rakstīsim visas funkcijas, aizstājot ievades mainīgos x, y, z :
Rezultātā mēs iegūstam funkciju, ko loģiskā ķēde realizē izejā:
.
Patiesības tabula noteiktai loģikai:
| x | y | z | f | ||
| 1 | 1 | 1 | 0 | 1 | 1 |
| 1 | 1 | 0 | 0 | 1 | 1 |
| 1 | 0 | 1 | 1 | 0 | 1 |
| 1 | 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 | 1 | 1 |
| 0 | 1 | 0 | 0 | 1 | 1 |
| 0 | 0 | 1 | 0 | 1 | 1 |
| 0 | 0 | 0 | 0 | 1 | 1 |
5. piemērs Atrodiet loģiskās shēmas Būla funkciju un izveidojiet loģiskās shēmas patiesības tabulu.
Risinājums. Mēs sadalām loģisko ķēdi līmeņos. Šīs loģiskās shēmas struktūrai, atšķirībā no iepriekšējiem piemēriem, ir 5 līmeņi, nevis 4. Bet viens ievades mainīgais - zemākais - iet cauri visiem līmeņiem un tieši ievada loģisko elementu pirmajā līmenī. Pierakstīsim visas funkcijas, sākot no 1. līmeņa:
Tagad rakstīsim visas funkcijas, aizstājot ievades mainīgos x, y, z :
Rezultātā mēs iegūstam funkciju, ko loģiskā ķēde realizē izejā:
.
Patiesības tabula noteiktai loģikai:
| x | y | z | f | ||
| 1 | 1 | 1 | 1 | 1 | 1 |
| 1 | 1 | 0 | 1 | 1 | 1 |
| 1 | 0 | 1 | 1 | 0 | 1 |
| 1 | 0 | 0 | 1 | 0 | 1 |
| 0 | 1 | 1 | 1 | 1 | 1 |
| 0 | 1 | 0 | 1 | 1 | 1 |
| 0 | 0 | 1 | 1 | 0 | 1 |
| 0 | 0 | 0 | 1 | 0 | 1 |
Loģisko ķēžu sintezēšanas problēma Būla bāzē
Loģiskās shēmas izstrādi saskaņā ar tās analītisko aprakstu sauc par loģiskās shēmas sintēzes problēmu.
Katra disjunkcija (loģiskā summa) atbilst elementam "OR", kura ievades skaitu nosaka mainīgo lielumu skaits disjunkcijā. Katrs savienojums (loģiskais produkts) atbilst "UN" elementam, kura ievades skaitu nosaka mainīgo skaits savienojumā. Katrs noliegums (inversija) atbilst elementam "NOT".
Bieži vien loģiskās shēmas projektēšana sākas ar loģiskās funkcijas definīciju, kas loģiskajai shēmai ir jāīsteno. Šajā gadījumā tiek dota tikai loģiskās ķēdes patiesības tabula. Mēs analizēsim tikai šādu piemēru, tas ir, mēs atrisināsim problēmu, kas ir pilnīgi apgriezta iepriekš apskatītajai loģisko ķēžu analīzes problēmai.
6. piemērs Izveidojiet loģisko shēmu, kas realizē funkciju ar noteiktu patiesības tabulu:
| x | y | f |
| 1 | 1 | 0 |
| 1 | 0 | 0 |
| 0 | 1 | 1 |
| 0 | 0 | 0 |
Risinājums. Mēs analizējam loģiskās ķēdes patiesības tabulu. Mēs definējam funkciju, kas tiks iegūta ķēdes izejā, un starpfunkcijas, kas pieņem argumentus ieejā x Un y. Pirmajā rindā izvades funkcijas ieviešanas rezultātam, ņemot vērā, ka ievades mainīgo vērtības ir vienādas ar vienu, jābūt loģiskam "0", otrajā rindā - ar dažādām ievades mainīgo vērtībām, izvadei jābūt arī loģiskam "0". Tāpēc ir nepieciešams, lai izvades funkcija būtu konjunkcija (loģiskais produkts).
Tāpat kā standarta Būla izteiksmes, informāciju dažādu loģisko elementu vai loģisko ķēžu ieejās un izejās var apkopot vienā tabulā - patiesības tabulā.
patiesības tabula sniedz vizuālu loģisko funkciju sistēmas attēlojumu. Patiesības tabula parāda signālus loģisko elementu izejās visām iespējamām signālu kombinācijām to ieejās.
Kā piemēru apsveriet loģisko shēmu ar divām ieejām un vienu izeju. Atzīmēsim ieejas signālus kā "A" un "B", bet izeju - kā "Q". Ir četras (2²) iespējamās ievades signālu kombinācijas, ko var lietot šīm divām ieejām (“IESLĒGTS — signāls ir” un “IZSLĒGTS — signāla nav”).
Tomēr, runājot par loģiskajām izteiksmēm un jo īpaši loģisko elementu patiesības tabulu, vispārējā jēdziena "signāla klātbūtne" un "signāla neesamība" vietā tiek izmantotas bitu vērtības, kas attiecīgi apzīmē loģikas līmeni "1" un loģisko līmeni "0".
Tad četras iespējamās "A" un "B" kombinācijas 2 ieejas loģiskajam elementam var attēlot šādi:
- "OFF" - "OFF" vai (0, 0)
- "OFF" - "ON" vai (0, 1)
- "ON" - "OFF" vai (1, 0)
- "ON" - "ON" vai (1, 1)
Tāpēc loģiskajai shēmai ar trim ieejām būs astoņas iespējamās kombinācijas (2³) un tā tālāk. Lai nodrošinātu vieglu izpratni par patiesības tabulas būtību, mēs to pētīsim tikai uz vienkāršiem loģikas elementiem, kuru ievades reižu skaits nepārsniedz divus. Bet, neskatoties uz to, loģisko rezultātu iegūšanas princips vairāku ieeju ķēdes elementiem paliek nemainīgs.
Praksē patiesības tabula sastāv no vienas kolonnas katram ievades mainīgajam (piemēram, A un B) un vienas pēdējās kolonnas visiem iespējamiem loģiskās darbības rezultātiem (Q). Tāpēc katrā patiesības tabulas rindā ir viens no iespējamiem ievades mainīgajiem (piemēram, A = 1, B = 0) un darbības rezultāts ar šīm vērtībām.
patiesības tabula
Elements "Un"
Loģiskajam elementam "UN" izvade Q saturēs log.1 tikai tad, ja abām ieejām ("A" un "B") ir dots signāla žurnāls.1
Mikroshēmas, kas satur loģisko elementu "UN":
- K155LI1, SN7408N analogs
- K155LI5 ar atvērtu kolektoru, līdzīgi kā SN74451N
- K555LI1, SN74LS08N analogs
- K555LI2 ar atvērtu kolektoru, līdzīgi kā SN74LS09N
VAI elements
Q, elementa “OR” izvadei būs žurnāls.1, ja tiek nekavējoties reģistrēta kāda no divām ieejām vai abām ieejām.1
Mikroshēmas, kas satur loģisko elementu "OR":
- K155LL1, SN7432N analogs
- K155LL2 ar atvērtu kolektoru, līdzīgi kā SN75453N
- K555LL1, SN74LS32N analogs
Elements "NOT"
Šajā gadījumā Q, loģiskā elementa "NOT", izejai būs signāls, kas ir pretējs ieejas signālam.
Mikroshēmas, kas satur loģisko elementu "NOT":
- K155LN1, līdzīgs SN7404N
- K155LN2 ar atvērtu kolektoru, līdzīgi kā SN7405N
- K155LN3, līdzīgs SN7406N
- K155LN5 ar atvērtu kolektoru, līdzīgi kā SN7416N
- K155LN6, SN7466N analogs
Elements "UN-NOT"
Elementa "UN-NOT" izeja Q būs log.1 ja nav log.1 signāla abās ieejās vienlaikus
Mikroshēmas, kas satur loģisko elementu "UN-NOT":
- K155LA3, līdzīgi kā SN7400N
- K155LA8, līdzīgs SN7401N
- K155LA9 ar atvērtu kolektoru, līdzīgi kā SN7403N
- K155LA11 ar atvērtu kolektoru, līdzīgi kā SN7426N
- K155LA12 ar atvērtu kolektoru, līdzīgi kā SN7437N
- K155LA13 ar atvērtu kolektoru, līdzīgi kā SN7438N
- K155LA18 ar atvērtu kolektoru, līdzīgi kā SN75452N
VAI-NOT elements
Tikai tad, ja abām OR-NOT loģiskā elementa ieejām piemērosim log.0, tā izejā Q iegūsim atbilstošo log.1 signālu.
Mikroshēmas, kas satur loģisko elementu "OR-NOT":
- K155LE1, SN7402N analogs
- K155LE5, līdzīgs SN7428N
- K155LE6, līdzīgs SN74128N
XOR elements
Šajā gadījumā izvade Q saturēs log.1, ja XOR elementa ieejai tiek ievadīti divi pretēji signāli.
Mikroshēmas, kas satur loģisko elementu "XOR":
- K155LP5, līdzīgs SN7486N
Apkoposim, apkopojot visus iepriekš iegūtos loģisko elementu darba rezultātus vienotā patiesības tabulā:
Jebkuras digitālās mikroshēmas ir veidotas, pamatojoties uz vienkāršākajiem loģikas elementiem:
Sīkāk apsveriet digitālo loģikas elementu dizainu un darbību.
invertors
Vienkāršākais loģiskais elements ir invertors, kas vienkārši maina ieejas signālu uz tieši pretēju vērtību. Tas ir uzrakstīts šādā formā:
kur līnija virs ievades vērtības un apzīmē tās izmaiņas uz pretējo. To pašu darbību var uzrakstīt, izmantojot 1. tabulā doto palīdzību. Tā kā pārveidotājam ir tikai viena ieeja, tā patiesības tabula sastāv tikai no divām rindām.
1. tabula. Invertora vārtu patiesības tabula
| In | ārā |
|---|---|
| 0 | 1 |
| 1 | 0 |
Kā loģisko invertoru varat izmantot visvienkāršāko pastiprinātāju ar ieslēgtu tranzistoru (vai lauka efekta tranzistora avotu). Invertora loģiskā elementa shematiskā diagramma, kas izgatavota uz bipolāra n-p-n tranzistora, ir parādīta 1. attēlā.
1. attēls. Vienkāršākā loģiskā invertora shēma
Loģiskā invertora mikroshēmām var būt dažādi signāla izplatīšanās laiki, un tās var darboties ar dažāda veida slodzēm. Tos var veikt ar vienu vai vairākiem tranzistoriem. Visizplatītākie loģiskie elementi ir izgatavoti, izmantojot TTL, ESL un CMOS tehnoloģijas. Bet neatkarīgi no loģisko elementu shēmas un tās parametriem tie visi veic vienu un to pašu funkciju.
Lai tranzistoru ieslēgšanas pazīmes neaizsegtu veikto funkciju, tika ieviesti īpaši loģisko elementu apzīmējumi - nosacīti grafiskie apzīmējumi. invertors ir parādīts 2. attēlā.
2. attēls. Loģiskā invertora parastais grafiskais apzīmējums
Invertori ir gandrīz visās digitālo mikroshēmu sērijās. Sadzīves mikroshēmās invertorus apzīmē ar burtiem LN. Piemēram, 1533LN1 mikroshēmā ir 6 invertori. Ārvalstu mikroshēmas, lai norādītu mikroshēmas veidu, tiek izmantots digitālais apzīmējums. IC saturošu invertoru piemērs ir 74ALS04. Mikroshēmas nosaukums liecina, ka tā ir saderīga ar TTL mikroshēmām (74), kas ražotas pēc uzlabotas mazjaudas Schottky tehnoloģijas (ALS), satur invertorus (04).
Pašlaik biežāk tiek izmantotas virsmas montāžas mikroshēmas (SMD mikroshēmas), kurās ir viens loģiskais elements, jo īpaši invertors. Piemērs ir mikroshēma SN74LVC1G04. Mikroshēmu ražo Texas Instruments (SN), ir savietojams ar TTL mikroshēmām (74) ir ražots pēc zemsprieguma CMOS tehnoloģijas (LVC), satur tikai vienu loģisko elementu (1G), tas ir invertors (04).
Invertējošā loģikas elementa izpētei var izmantot plaši pieejamos elektroniskos elementus. Tātad kā ieejas signāla ģeneratoru varat izmantot parastos slēdžus vai pārslēgšanas slēdžus. Lai izpētītu patiesības tabulu, jūs pat varat izmantot parasto vadu, kuru mēs pārmaiņus savienosim ar strāvas avotu vai kopēju vadu. Kā loģisko zondi var izmantot zemsprieguma spuldzi vai LED, kas savienota virknē ar strāvu ierobežojošu. Invertora loģiskā elementa izpētes shematiska diagramma, kas realizēta, izmantojot šos vienkāršos elektroniskos elementus, ir parādīta 3. attēlā.
3. attēls. Loģiskā pārveidotāja izpētes diagramma
Digitālā loģikas elementa izpētes shēma, kas parādīta 3. attēlā, ļauj vizuāli iegūt datus patiesības tabulai. Līdzīgs pētījums tiek veikts Pilnīgākus digitālā invertora loģiskā elementa raksturlielumus, piemēram, ieejas signāla aizkaves laiku, signāla malu pieauguma un krituma ātrumu izejā, var iegūt, izmantojot impulsu ģeneratoru un osciloskopu (vēlams divkanālu osciloskopu).
Loģiskais elements "UN"
Nākamais vienkāršākais loģiskais elements ir shēma, kas realizē loģiskās reizināšanas darbību "UN":
F(x 1 , x 2) = x 1 ^ x 2kur simbols ^ un apzīmē loģiskās reizināšanas funkciju. Dažreiz viena un tā pati funkcija tiek uzrakstīta citā formā:
F(x 1 , x 2) = x 1 ^ x 2 = x 1 x 2 = x 1 & x 2 .To pašu darbību var uzrakstīt, izmantojot patiesības tabulu, kas parādīta 2. tabulā. Iepriekšējā formulā tiek izmantoti divi argumenti. Tāpēc loģiskajam elementam, kas veic šo funkciju, ir divas ieejas. Tas ir apzīmēts ar "2I". Loģiskajam elementam "2I" patiesības tabula sastāvēs no četrām rindām (2 2 = 4) .
2. tabula. Loģiskā elementa "2I" patiesības tabula
| In1 | In2 | ārā |
|---|---|---|
| 0 | 0 | 0 |
| 0 | 1 | 0 |
| 1 | 0 | 0 |
| 1 | 1 | 1 |
Kā redzams no augstāk esošās patiesības tabulas, aktīvs signāls šī loģiskā elementa izejā parādās tikai tad, ja tāds ir gan X, gan Y ieejās. Tas ir, šis loģiskais elements faktiski īsteno operāciju "UN".
Vienkāršākais veids, kā saprast, kā darbojas loģiskais elements 2I, ir ar ķēdi, kas veidota uz idealizētām elektroniski vadāmām atslēgām, kā parādīts 2. attēlā. Iepriekš minētajā shēmas shēmā strāva plūdīs tikai tad, kad abi taustiņi ir aizvērti, kas nozīmē, ka vienības līmenis tā izejā parādīsies tikai ar divām vienībām pie ieejas.
4. attēls. Loģiskā elementa "2I" shematiskā diagramma
Ķēdes, kas veic loģisko funkciju "2I", nosacīti-grafiskais attēlojums uz slēguma shēmām ir parādīts 3. attēlā, un turpmāk shēmas, kas veic funkciju "UN" tiks parādītas šādā formā. Šis attēls nav atkarīgs no konkrētās ierīces shēmas, kas īsteno loģiskās reizināšanas funkciju.
5. attēls. Loģiskā elementa "2I" nosacīti grafisks attēls
Trīs mainīgo loģiskās reizināšanas funkcija ir aprakstīta tādā pašā veidā:
F(x 1 ,x 2 ,x 3)=x 1 ^x 2 ^x 3Tās patiesības tabulā jau būs astoņas rindas (2 3 = 4). Trīs ieeju loģiskās reizināšanas shēmas "3I" patiesības tabula ir parādīta 3. tabulā, bet nosacītais grafiskais attēls ir 4. attēlā. Loģiskā elementa "3I" shēmā, kas veidota pēc 2. attēlā redzamās shēmas principa, jums būs jāpievieno trešā atslēga.
3. tabula. Ķēdes, kas veic loģisko funkciju "3I" patiesības tabula
| In1 | In2 | In3 | ārā |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 |
| 0 | 1 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 0 |
| 1 | 1 | 1 | 1 |
Jūs varat iegūt līdzīgu patiesības tabulu, izmantojot 3I loģisko elementu izpētes ķēdi, kas ir līdzīga loģiskā invertora izpētes shēmai, kas parādīta 3. attēlā.
6. attēls. Parastais grafiskais apzīmējums shēmai, kas veic loģisko funkciju "3I"
Loģiskais elements "OR"
Nākamais vienkāršākais loģiskais elements ir shēma, kas realizē loģiskās pievienošanas operāciju "OR":
F(x 1 , x 2) = x 1 Vx 2kur simbols V apzīmē loģiskās saskaitīšanas funkciju. Dažreiz viena un tā pati funkcija tiek uzrakstīta citā formā:
F(x 1 , x 2) = x 1 Vx 2 = x 1 + x 2 = x 1 |x 2 .To pašu darbību var uzrakstīt, izmantojot 4. tabulā doto patiesības tabulu. Iepriekš minētajā formulā ir izmantoti divi argumenti. Tāpēc loģiskajam elementam, kas veic šo funkciju, ir divas ieejas. Šāds elements ir apzīmēts ar "2OR". Elementam "2OR" patiesības tabula sastāvēs no četrām rindām (2 2 = 4).
4. tabula. Loģiskā elementa "2OR" patiesības tabula
| In1 | In2 | ārā |
|---|---|---|
| 0 | 0 | 0 |
| 0 | 1 | 1 |
| 1 | 0 | 1 |
| 1 | 1 | 1 |
Tāpat kā aplūkotajā gadījumā, mēs izmantosim taustiņus, lai ieviestu shēmu "2OR". Šoreiz atslēgas savienosim paralēli. Shēma, kas realizē patiesības tabulu 4, ir parādīta 5. attēlā. Kā redzams no iepriekš minētās shēmas, loģiskās vienības līmenis parādīsies tās izejā, tiklīdz tiks aizvērts kāds no taustiņiem, tas ir, ķēde īsteno patiesības tabulu, kas parādīta 4. tabulā.
7. attēls. Loģiskā elementa "2OR" shematiskā diagramma
Tā kā loģiskās summēšanas funkciju var īstenot ar dažādām shēmas shēmām, šīs funkcijas apzīmēšanai shēmas shēmās tiek izmantots īpašs simbols "1", kā parādīts 6. attēlā.
6. attēls. Nosacīti grafisks loģiskā elementa attēls, kas veic funkciju "2OR".
Faila pēdējās atjaunināšanas datums 29.03.2018
Literatūra:
Ar rakstu "loģikas elementi" lasiet:
Jebkuru loģisko shēmu bez atmiņas pilnībā apraksta patiesības tabula... Lai ieviestu patiesības tabulu, pietiek ņemt vērā tikai tās rindas...
http://website/digital/SintSxem.php
Dekoderi (dekoderi) ļauj pārveidot viena veida bināro kodu citā. Piemēram...
http://website/digital/DC.php
Diezgan bieži digitālo iekārtu izstrādātāji saskaras ar pretēju problēmu. Jūs vēlaties konvertēt oktālo vai decimālo rindiņas kodu uz...
http://website/digital/coder.php
Multiplekseri ir ierīces, kas ļauj pieslēgt vairākas ieejas vienai izejai ...
http://website/digital/MS.php
Ierīces sauc par demultiplekseriem ... Būtiska atšķirība no multipleksora ir ...
http://website/digital/DMS.php
